advanced digital logic gate有bug?

pilifan

您好，我使用advanced digital logic gate加入delay time = 50uS，跑出的結果與classic digital logic gate的行為不同。比如我用一個EN訊號，其在1.2mS時，短暫為low，再恢復為high。同時經過兩個buffer with delay time = 50uS。
其中通過classic digital logic的訊號，其輸出有表現出EN短暫為low，只是delay 50uS。
但通過advanced digital logic的訊號，就完全被吃掉了 (我認為這是錯誤的)。

SIMPLIS原廠提供的元件，不應該有這樣的bug才對，還是我哪裡理解錯誤了？

Ricky

您好，我想也許有哪裡的設定並未調整到
因為目前我嘗試隨意搭建一個模擬電路時
是可以成功延遲50us的
如檔案裡的圖片所示
若方便的話能將您其餘設定告知嗎?

pilifan

Ricky 發表於 2023-9-1 16:19
您好，我想也許有哪裡的設定並未調整到
因為目前我嘗試隨意搭建一個模擬電路時
是可以成功延遲50us的

您好，當您的方波訊號pulse width小於50uS時 (ex. period = 98uS)，這時候output就會變成always high/low了

Ricky

pilifan 發表於 2023-9-8 15:16
您好，當您的方波訊號pulse width小於50uS時 (ex. period = 98uS)，這時候output就會變成always high/low ...

您好，條件限制我的認知是buffer的delay要小於方波訊號的一半
假設方波訊號為51u，buffer的delay若為26u，則會全為high
不知道這樣是否有回答到您的問題

pilifan

Ricky 發表於 2023-9-11 21:39
您好，條件限制我的認知是buffer的delay要小於方波訊號的一半
假設方波訊號為51u，buffer的delay若為26u ...

但是classic digital logic卻沒有這種限制，為什麼表現會不同？

Ricky

pilifan 發表於 2023-9-12 13:35
但是classic digital logic卻沒有這種限制，為什麼表現會不同？

我想是單純應用場合不同